華為首提半導體演進新原則 目標2031年實現1.4納米等效性能

《科創板日報》5月25日訊（記者 黃心怡）今日，首提在電氣電子工程師學會（IEEE）舉辦的半導國際電路系統研討會ISCAS 2026上，華為公司董事、體演半導體業務部總裁何庭波發表題為“半導體新路徑探索與實踐”的進新主旨演講，發表了指導半導體產業發展的原則新原則——韜(τ)定律。

韜(τ)定律提出以“時間(τ)縮微”替代“幾何縮微”作為半導體與電子系統演進的目標米新指導原則。其目標是年實以系統性降低時間常數τ為核心，通過邏輯折疊（Logic Folding）等技術，現納效性持續壓縮芯片內部的首提信號傳播時延，從而不斷提升晶體管密度，半導實現半導體與電子系統的體演持續演進。

近年來，主導半導體產業半個多世紀的原則摩爾定律正面臨嚴峻的物理極限和經濟效益雙重挑戰。面對晶體管幾何縮微放緩，目標米晶體管成本紅利消退等發展困境，年實如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。而華為認為，韜(τ)定律是解決該難題的有效路徑。

據介紹，韜(τ)定律所涉及的“邏輯折疊(LogicFolding)”等技術，構建了貫穿器件、電路、芯片到系統層面的多層級體系。

其中，在器件層面，通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ。

在電路層面，通過邏輯折疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升。

在芯片層面，通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間。

在系統層面，定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。

用一句話來總結這套體系，可以理解為：在晶體管密度受限的情況下，基于“韜（τ）定律”，從底層器件到頂層系統，優化、縮短信號傳輸和處理的時間，來優化芯片的性能，提升能效。

在此次主旨演講中，何庭波講解了華為如何把韜(τ)定律應用到智能手機和AI計算領域的實踐。基于韜(τ)定律，華為已設計并量產了381款芯片。

其中，將于2026年秋季面世的麒麟芯片，率先采用了邏輯折疊技術，性能大幅提升。預計到2031年，基于韜(τ)定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

華為提出“韜定律”，正值半導體行業長期奉行的“摩爾定律”逐步失效的關鍵轉折期。

1965年，英特爾聯合創始人戈登·摩爾基于1958年至1965年的集成電路發展數據發現，芯片上的晶體管等元器件數量每年翻倍。他據此預判這一高速增長趨勢將持續十年，這一觀察后來被業界稱為“摩爾定律”。隨著半導體產業快速迭代，1975年摩爾將翻倍周期修正為兩年。此后，結合芯片性能與運行頻率的綜合提升節奏，行業逐步衍生出18個月的通用迭代周期，成為此后數十年半導體產業發展的核心參照標準。

然而，隨著晶體管微縮技術逼近物理極限，摩爾定律的驅動力明顯減弱。行業開始轉向全新的芯片架構、3D封裝、Chiplet（芯粒）等技術，以繼續提升晶體管密度與芯片性能。在此過程中，多家行業領軍者也提出了各自的新定律。其中，英偉達CEO黃仁勛提出的“黃氏定律”（Huang's Law）廣為流傳：AI芯片的算力性能每十年提升1000倍，其增速遠超傳統摩爾定律。

在摩爾定律退潮、新老定律競逐的產業變局中，韜定律能否真正成為后摩爾時代的主流范式，仍有待市場和產業鏈的長期檢驗。但華為以規模化落地成果主動參與規則定義，無疑為全球半導體行業提供了一條值得關注的中國路徑。