不依賴新光刻工藝！麒麟2027在路上，華為“韜定律”論文大揭秘

IT之家 5 月 25 日消息，韜定律在今日的不依國際電路與系統研討會（ISCAS 2026）上，華為公司董事、賴新路上論文半導體業務部總裁何庭波正式發表“韜（τ）定律”，光刻工藝將于今年秋季面世的麒麟麒麟手機芯片率先采用了邏輯折疊（LogicFolding）技術，性能大幅提升。大揭

此外，韜定律何庭波的不依論文《A Time Scaling Theory for Multi-Layer Electronic Systems》于今日提交到中國科學院科技論文預發布平臺，詳細介紹了“韜定律”，賴新路上論文并提到華為后續芯片研發的光刻工藝規劃。

IT之家從論文獲悉，何庭波認為，大揭芯片行業單純的韜定律“幾何時代”已結束（目標是讓晶體管變得更小），而當前主流的不依“摩爾定律”只關注到時間這一尺度（集成電路上可容納的晶體管數目大約每經過 18 到 24 個月便會增加一倍，性能也隨之提升一倍），賴新路上論文而每層獨立優化、時間成為剩余項的時代也已經結束。

“韜定律”的首次生產規模測試會是在移動設備上進行。何庭波表示，智能手機 SoC 是一個罕見的情況，其中一塊芯片構成了整個系統。多插槽并行不可用；沒有千節點的架構可以掩蓋慢速連接。提供給用戶的所有性能都來源于單個芯片，功耗僅為幾瓦，并受到手持設備形式因素設定的熱限制。

2020 年之后，當訪問先進節點受到限制時，實際問題變為：在節點固定的情況下，如何在單個芯片上持續實現一代又一代的性能提升？出現的答案就是邏輯折疊（LogicFolding）。

邏輯折疊是一種設計方法，將數字、模擬和存儲電路劃分到垂直堆疊的活動層中，以按照時間縮放原理聯合優化性能、功耗和面積。

• 晶體管密度在單一世代中分階段從 155 MTr / mm2 提高到238 MTr / mm2，這一提高幅度在以前需要三年的幾何縮放才能實現。
• SoC 性能核心能效提高了 41%，最大時鐘頻率提升了近 13%
• 構建在上下層之間的高速全局片上網絡（Network-on-Chip）數據路徑將數據路徑占用面積減少了 55%，并提高了電源傳遞穩定性。
• 后硅時鐘偏移調整方案獨立貢獻了超過 5% 的 SoC 性能。
• 在 SRAM 中 —— 訪問速度、每比特能耗和面積高度依賴于位線和字線長度 —— 邏輯折疊縮短了關鍵路徑，降低了每比特能耗，并將操作頻率提高了超過 40%。
• 在一個典型的處理核心上，雙層折疊架構將時鐘緩沖器數量減少了 50% 以上，時鐘偏移減少了 25%，布線長度減少了約 30%。

論文還提到，這些收益是在固定的器件節點上實現的，并不是通過新的光刻工藝步驟獲得的，而是通過在三維空間中對邏輯分布進行拓撲重組實現的。

值得一提的是，麒麟 2026 中使用的邏輯折疊還是刻意設置得比較保守，混合鍵合間距達到了 1.5 μm，折疊只針對關鍵路徑選擇性應用，而不是在整個設計中全面應用。

即便如此，麒麟 2026 的 CPU 性能核心頻率今年依然提升到了 3.1GHz，最大時鐘頻率提升了近 13%。

論文還表示，在未來十年中，邏輯折疊預計將從局部關鍵路徑折疊發展到全規模、多層折疊 —— 每個封裝三層、四層甚至更多活動層。從 2026 年到 2035 年，晶體管密度預計將達到 400 MTr / mm2 甚至更高。同時，邏輯折疊使麒麟芯片能夠顯著提升 CPU 核心頻率，并為達到 4GHz 及以上鋪平道路。該路線圖是可行的，并且在成本方面，經濟上也是可行的。

IT之家發現，表格中有兩個關鍵信息點值得注意：

• 麒麟芯片的后續命名，論文中表示為麒麟 2026、2027、2028、2029，目前尚不清楚是否為代號，也不排除麒麟芯片要大改命名規則的可能。
• 芯片狀態一欄，除了今年要發布的麒麟 2026 芯片，明年的麒麟 2027 芯片也被標記為 Silicon 狀態，代表已經有了實質進展；而麒麟 2028、2029 芯片還處于 Pre-silicon（硅前）狀態。

論文還提到了 AI 芯片的未來路線，到 2030 年左右，AI 加速器（昇騰 SuperPoD 系列 — 2025 年的昇騰 910C、2026 年的昇騰 950，以及隨后推出的 990）依賴于多種成熟技術的組合：芯粒（chiplets）、2.5D 扇出封裝，以及通過微凸點和標準間距混合鍵合的 3D 堆疊。

大約在 2030 年，昇騰 990 將在 AI 加速器類別中引入邏輯折疊，硬件集成預計到 2035 年將提高超過 100 倍。

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